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    cadence IC61的數(shù)模混合電路培訓(xùn)班

        1、培訓(xùn)過(guò)程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后免費(fèi)提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
        3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 。專注高端培訓(xùn)17年，曙海提供的課程得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。

candence IC61的數(shù)模混合電路培訓(xùn)班

第二階段

1、Cadence設(shè)計(jì)平臺(tái)DFII及啟動(dòng)命令I(lǐng)CFB
1.1 Cadence設(shè)計(jì)平臺(tái)
1.2 啟動(dòng)Cadence

2、Composer原理圖輸入工具
2.1 啟動(dòng)Cadence建立一個(gè)新的工作庫(kù)
2.2 建立新單元
2.3 晶體管級(jí)原理圖

3、 變量、端口和單元的命名規(guī)則
4、Verilog仿真
4.1 Composer原理圖的Verilog仿真
4.2 Composer工具中的行為級(jí)Verilog代碼
4.3 獨(dú)立的Verilog仿真
4.4 Verilog仿真中的時(shí)序

實(shí)驗(yàn)：mips處理器設(shè)計(jì)

實(shí)驗(yàn)：?jiǎn)卧�設(shè)計(jì)

3 Verilog綜合
3.1 用dc_shell進(jìn)行Synopsys Design Compiler綜合
3.2 Cadence RTL Compiler綜合
3.3 把結(jié)構(gòu)描述Verilog輸入到CadenceDFII設(shè)計(jì)平臺(tái)中
3.4 綜合后Verilog仿真

2 SOC Encounter布局布線
2.1 Encounter用戶圖形界面
2.2 用配置文件進(jìn)行設(shè)計(jì)輸入
2.3 編寫SOC Encounter腳本

3 芯片組裝
3.1 用ccar進(jìn)行模塊布線
3.2 用ccar完成內(nèi)核至焊盤框的布線
3.3 生成終的GDSII

4 微型MIPS處理器
4.1 微型MIPS處理器
4.2 微型MIPS：展平設(shè)計(jì)工具流程
4.3 微型MIPS：層次化設(shè)計(jì)工具流程

實(shí)驗(yàn)：

1、抽象生成
2、SOC Encounter布局布線和芯片組裝

6. 版圖驗(yàn)證
6.1 概述
6.1.1 版圖驗(yàn)證的項(xiàng)目
6.1.2 Cadence的版圖驗(yàn)證工具
6.1.3 版圖驗(yàn)證過(guò)程簡(jiǎn)介
6.2 DivaDRC規(guī)則文件的建立
6.3 Dracula規(guī)則文件
6.3.1 Dracula規(guī)則文件的結(jié)構(gòu)
6.3.2 建立Dracula規(guī)則文件
6.3.3 Dracula規(guī)則文件至Diva規(guī)則文件的轉(zhuǎn)換
6.4 運(yùn)行Diva DRC
6.5 運(yùn)行Dracula DRC
6.5.1 驗(yàn)證步驟
6.5.2 結(jié)果分析
6.6 運(yùn)行Dracula LVS
6.6.1 LVS原理
6.6.2運(yùn)行過(guò)程
6.6.3輸出報(bào)告解讀
6.6.4錯(cuò)誤的糾正
6.7關(guān)于ERC

7. 外圍器件及阻容元件設(shè)計(jì)
7.1 特殊尺寸器件的版圖設(shè)計(jì)
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.電阻、電容及二極管的版圖設(shè)計(jì)
7.2.1 MOS集成電路中的電阻
7.2.2 MOS集成電路中的電容器
7.2.3 集成電路中的二極管
7.3 CMOS集成電路的靜電放電保護(hù)電路
7.4 壓焊塊的版圖設(shè)計(jì)
7.5 電源和地線的設(shè)計(jì)
7.5.1電源和地線在外圍的分布框架
7.5.2電源和地線在內(nèi)部的分布

7. 外圍器件及阻容元件設(shè)計(jì)
7.1 特殊尺寸器件的版圖設(shè)計(jì)
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.電阻、電容及二極管的版圖設(shè)計(jì)
7.2.1 MOS集成電路中的電阻
7.2.2 MOS集成電路中的電容器
7.2.3 集成電路中的二極管
7.3 CMOS集成電路的靜電放電保護(hù)電路
7.4 壓焊塊的版圖設(shè)計(jì)
7.5 電源和地線的設(shè)計(jì)
7.5.1電源和地線在外圍的分布框架
7.5.2電源和地線在內(nèi)部的分布

8. 模擬和雙極型集成電路的版圖設(shè)計(jì)
8.1 模擬CMOS集成電路
8.1.1 模擬集成電路和數(shù)字集成電路的比較
8.1.2 MOS器件的對(duì)稱性
8.1.3 無(wú)源元件
8.1.4 連線
8.1.5 靜電放電保護(hù)
8.1.6 襯底耦合
8.2 鋁柵CMOS集成電路
8.2.1 鋁柵CMOS集成電路的版圖計(jì)
8.2.2 鋁柵CMOS集成電路版圖實(shí)例
8.3 雙極型集成電路
8.3.1 雙極型晶體管的版圖圖形
8.3.2 雙極型集成電路版圖設(shè)計(jì)的原則和步驟